Senior Validation Engineer

Engineering Paris, France


Description

Acteur majeur dans son domaine, ARTERIS IP est le leader mondial dans le système SoC et NoC, avec près de 200 salariés en France et à l’étranger.

Notre technologie est utilisée par les fournisseurs de systèmes électroniques les plus innovants, allant de l'IA à l'automobile, en passant par les téléphones mobiles, l'IoT, les caméras, les contrôleurs SSD et les serveurs.

Pour accompagner notre croissance, nous recherchons un.e Senior Validation Engineer chez Arteris IP H/F.

En occupant ce poste, vous devenez un acteur clé dans la validation de notre environnement de conception RTL de System on Chip (Soc).

Nous travaillons avec une méthodologie agile, en intégration continue, et utilisons GIT, JIRA et Confluence.

Responsabilités :

Définir les plans de validation en collaboration avec le Product Owner et les équipes de développement logiciel.
Mettre en place les exemples de tests, les fichiers de référence et les scripts permettant l'exécution automatisée de la suite de tests.
Qualifier les entrées et sorties attendues (RTL, documentation, etc.) de notre logiciel à l'aide de différents outils de CAO (simulateurs, preuve formelle, etc.).
Valider l'interface graphique et les API utilisées par nos clients.


Expérience, exigences et qualifications :

3 ans ou plus d'expérience en conception et/ou vérification et un plus en expérience de vérification d'interconnexion.
Maîtrise d'un langage de script au minimum (TCL ou Python idéalement).
La connaissance du standard XML IP-XACT est un plus.
Fortes compétences en RTL (Verilog).
Très rigoureux.


Formation

Diplôme Master en EE (Electrical Engineering), CS (Computer Science), ou équivalent préféré.


------------------------


ARTERIS IP is the world leader in SoC and NoC systems, with nearly 200 employees in France and abroad.

Our technology is used by the most innovative electronic systems providers, ranging from AI to automotive, cell phones, IoT, cameras, SSD controllers and servers.

To support our growth, we are looking for a Senior Validation Engineer at Arteris IP M/F.

In this position, you will become a key player in the validation of our System on Chip (SoC) RTL design environment.

We work with an agile methodology, in continuous integration, and use GIT, JIRA and Confluence.

Responsibilities:

Define validation plans in collaboration with the Product Owner and software development teams.
Set up test examples, reference files and scripts for automated execution of the test suite.
Qualify the expected inputs and outputs (RTL, documentation, etc.) of our software using various CAD tools (simulators, formal proof, etc.).
Validate the GUI and APIs used by our customers.


Experience, Requirements and Qualifications:

3+ years of design and/or verification experience and a plus in interconnect verification experience.
Proficiency in at least one scripting language (TCL or Python ideally).
Knowledge of the IP-XACT XML standard is a plus.
Strong skills in RTL (Verilog).
Very rigorous.


Education: 

Master's degree in EE (Electrical Engineering), CS (Computer Science), or equivalent preferred.